招聘人数:2 人
到岗时间:1个月之内
婚况要求:不限婚况
岗位职责:
1.与架构团队合作制定微架构;
2.开发模块RTL,有DDR、PCIE、NIC总线、视频编解码等任一经验者优先考虑;
3.与验证团队合作制定验证计划,功能debug,分析和提高验证覆盖率直到验证收敛;
4.与后端团队合作收敛时序;
5.负责性能,功耗和面积(PPA)优化;
任职要求:
1.掌握verilog,systemVerilog,精通逻辑设计知识;
2.具有3~10年逻辑设计经验,熟悉从微架构、RTLcoding、综合等流程;
3.熟悉覆盖率驱动,有约束随机验证方法学并有相关经验;
4.熟悉计算机体系结构、GPU架构者优先;
5.具备良好的沟通能力、独立工作能力和团队驱动能力,以及分析问题和解决问题的能力,能协调各相关团队推动方案完成
求职提醒:求职过程请勿缴纳费用,谨防诈骗!若信息不实请举报。